Skip to content Skip to sidebar Skip to footer

Flip-flop D

FLIP-FLOP D

Flip-flop D adalah flip-flop yang memiliki satu masukan data D  dan satu masukan detak (CLK). Flip-flop ini sering disebut flip-flop tunda karena data yang ada pada masukan D baik itu 0 atau 1 ditunda selama 1 pulsa clock dari masukan sampai keluaran Q.

Gambar 1 Simbol logika flip-flop D

Flip-flop D dapat dibentuk dari flip-flop R-S yang berdetak dengan menambahkan satu pembalik seperti terlihat pada gambar dibawah :
Gambar 2 Rangkaian Flip-flop D

Gambar 3 Flip-flop D komersial

Tabel kebenaran dari flip-flop D 7474

Dari table diatas, masukan PS (Preset) mengeset keluaran Q menjadi 1 bila dibuka oleh suatu logika 0. Masukan CLR  (Clear) menjadikan keluaran Q menjadi 0 bila dibuka oleh suatu logika 0. Masukan PS dan CLR akan menolak masukan D dan CLK. Ingat bahwa PS dan CLR tidak bergantung pada clock,  hanya D yang tergantung dengan clock. Apabila ada data yang sedang  tersimpan di D , kemudian diberikan logika 0 pada PS atau CLR maka, flip-flop tersebut akan menjalankan intruksi PS dan CLR tanpa memperdulikan pulsa clock.
Flip-flop D dapat diset dan direset dengan menggunakan masukan D dan CLK. Dua baris terakhir dari table kebenaran  menggunakan satu pulsa detak untuk memindahkan data dari masukan D ke keluaran Q dari flip-flop.
Flip-flop D dirangkai satu sama lain untuk membentuk suatu register geser dan register penyimpanan. Ingat bahwa flipflop D menunda data  untuk mencapa keluaran Q satu pulsa detak dan disebut dengan flip-flop tunda.

Gambar 4 Persoalan deretan pulsa pada  flip-flop D

Post a Comment for "Flip-flop D"